Modelsim10.2c是一个专业的HDL语言仿真软件，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。是电路仿真的首选工具，软件有着统一的混合语言模拟引擎，高级代码覆盖和分析工具和强大的波形比较方便分析差异和错误。
软件特色
*采用直接编译结构，编译仿真速度最快
*单一内核无缝地进行VHDL和Verilog混合仿真
*与机器和版本无关，便于数据移植和库维护
*与机器无关的编译代码编于保护和利用IP
*简单易用和丰富的图形用户界面，快速全面调试
*Tcl/Tk用户可定制仿真器
*完全支持VHDL/Verilog国际标准,完全支持Verilog 2001
*支持众多的ASIC和FPGA厂家库
*集成的Performance analyzer帮助分析性能瓶颈，加速仿真
*灵活的执行模式，Debug模式可以进行高效的调试，效率模式大幅度提高仿真速度
*加强的代码覆盖率功能Code coverage，能报告出statement 、branch、condition、
* expression、toggle、fsm等多种覆盖率情况，进一步提高了测试的完整性
*同一波形窗口可以显示多组波形，并且能进行多种模式的波形比较（Wave Compare）
*先进的Signal Spy功能，可以方便地访问VHDL或者VHDL和Verilog 混合设计中的下层模块的信号，便于设计调
*支持加密IP
*集成的 C调试器，支持 用C 语言完成测试平台和模块
*支持64位的系统
软件功能
· RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；
· 单内核VHDL和Verilog混合仿真；
· 源代码模版和助手，项目管理；
· 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；
· C和Tcl/Tk接口，C调试；
· 对SystemC的直接支持，和HDL任意混合；
· 支持SystemVerilog的设计功能；
· 对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；
· ASIC Sign off。
· 可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。
电路的设计在生产中是很关键的，电路设计仿真软件在电子工程和电子学教育中扮演着至关重要的角色，它们帮助工程师和学生通过模拟电路的实际工作状态来验证设计的正确性。
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